八位七段數碼管動態顯示電路的設計

 
一、 實驗目的
1、 了解數碼管的工作原理。
2、 學習七段數碼管顯示譯碼器的設計。
3、學習VHDL的CASE語句及多層次設計方法。
二、 實驗原理
七段數碼管是電子開發過程中常用的輸出顯示設備。在實驗系統中使用的是兩個四位一體、共陰極型七段數碼管。其單個靜態數碼管如下圖4-4-1所示。
 

圖4-1  靜態七段數碼管
由于七段數碼管公共端連接到GND（共陰極型），當數碼管的中的那一個段被輸入高電平，則相應的這一段被點亮。反之則不亮。共陽極性的數碼管與之相么。四位一體的七段數碼管在單個靜態數碼管的基礎上加入了用于選擇哪一位數碼管的位選信號端口。八個數碼管的a、b、c、d、e、f、g、h、dp都連在了一起，8個數碼管分別由各自的位選信號來控制，被選通的數碼管顯示數據，其余關閉。
三、 實驗內容
本實驗要求完成的任務是在時鐘信號的作用下，通過輸入的鍵值在數碼管上顯示相應的鍵值。在實驗中時，數字時鐘選擇1024HZ作為掃描時鐘，用四個撥動開關做為輸入，當四個撥動開關置為一個二進制數時，在數碼管上顯示其十六進制的值。
四、 實驗步驟
1、 打開QUARTUSII軟件，新建一個工程。
2、 建完工程之后，再新建一個VHDL File，打開VHDL編輯器對話框。
3、 按照實驗原理和自己的想法，在VHDL編輯窗口編寫VHDL程序，用戶可參照光盤中提供的示例程序。
4、 編寫完VHDL程序后，保存起來。方法同實驗一。
5、 對自己編寫的VHDL程序進行編譯并仿真，對程序的錯誤進行修改。
6、 編譯仿真無誤后，根據用戶自己的要求進行管腳分配。分配完成后，再進行全編譯一次，以使管腳分配生效。
7、 根據實驗內容用實驗導線將上面管腳分配的FPGA管腳與對應的模塊連接起來。
如果是調用的本書提供的VHDL代碼，則實驗連線如下：
CLK：FPGA時鐘信號，接數字時鐘CLOCK3，并將這組時鐘設為1464HZ。
KEY[3..0]：數碼管顯示輸入信號，分別接撥動開關的K4，K3，K2，K1。
LEDAG[6..0]：數碼管顯示信號，接數碼管的G、F、E、D、C、B、A。
SEL[2..0]：數碼管的位選信號，接數碼管的SEL2、SEL1、SEL0。
8、 用下載電纜通過JTAG口將對應的sof文件加載到FPGA中。觀察實驗結果是否與自己的編程思想一致。
五、 實驗現象與結果
以設計的參考示例為例，當設計文件加載到目標器件后，確認信號連接線已正確連接，將數字信號源模塊的時鐘選擇為1464HZ，撥動四位撥動開關，使其為一個數值，則八個數碼管均顯示撥動開關所表示的十六進制的值。
六、 實驗報告
1、    繪出仿真波形，并作說明。
2、    明掃描時鐘是如何工作的，改變掃描時鐘會有什么變化。
3、    實驗原理、設計過程、編譯仿真波形和分析結果、硬件測試結果記錄下來。